中科院计算机所1999年硕士入学考试计算机原理及系统结构试题
中科院计算机所1999年硕士入学考试计算机原理及系统结构试题一填充题(每空1分,共30分)
1.为了实现CPU对主存储器的读写访问,他们之间的连线按功能划分应当包括___,
___,____.
2.在浮点加法运算中,主要的操作内容及步骤是___,___,___.
3.从计算机系统结构的发展和演变看,早期的计算机是以___为中心的系统结构,而
近代的计算机是以___为中心的系统结构.
4.一条微指令可划分为___字段和___字段;微指令的基本格式可分为___和___.
5.从广义上讲,计算机中引入并行性有三种基本途径,分别是___,___,___.
6.在多级存储体系中,Cache存储器的主要功能是______,虚拟存储器的主要功能是
______.
7.设阶码8位(最左一位为符号位),用移码表示,尾数为24位(最左一位为符号位),用
规格化补码表示,则它所能表示的最大正数的阶码为___,尾数为___,;绝对值最小的
负数的阶码为___,尾数为___.
8.在下列常用术语后面,写出相应的中文名称:
VLSI______MPP______
RISC______DMA______
9.外设接口的主要功能是______,______和______.
10.在由n台计算机构成的并行计算机中,其运行程序的加速比一般都小于n,其主要
原因是______和______.
二.选择一个最恰当的答案(每题2分,共20分)
1.在指令格式中,采用扩展操作码设计方案的目的是___.
1.减少指令字长度;
2.增加指令字长度;
3.保持指令字长度不变而增加指令操作得数量;
4.保持指令字长度不变而增加寻址空间.
2.用于科学计算的计算机中,标志系统性能的主要参数是___.
1.主时钟频率
2.主存容量
3.MFLOPS;
4.MIPS
3.当前设计高性能计算机的重要技术途径是___.
1.提高CPU主频
2.扩大主存容量
3.采用非冯若依曼结构
4.采用并行处理技术
4.下列体系结构中，最适合多个任务并行执行的体系结构是___.
1.流水线向量机结构;
2.堆栈处理机结构;
3.共享存储多处理机结构;
4.分布存储多计算机结构
5.对于低速输入输出设备,应当选用的通道是___.
1.数组多路通道
2.字节多路通道
3.选择通道
4.DMA专用通道
6.在计算机系统中，表征系统运行状态的部件是___.
1.程序计数器
2.累加计数器
3.中断计数器
4.程序状态字
7.为使虚存系统有效的发挥其预期的作用,所运行的程序应具有的特性是___.
1.该程序不应含有过多的I/O操作.
2.该程序的大小不应超过实际的内存容量;
3.该程序应具有较好的局部性;
4.该程序的指令间相关不应过多.
8.某虚拟存储器采用页式内存管理,使用LRU页面替换算法,考虑下面的页面访问
地址流(每次访问在一个时间单位中完成),
1,8,1,7,8,2,7,2,1,8,3,8,2,1,3,1,7,1,3,7
假定内存容量为4个页面,开始时是空的,则页面失效次数是___.
1.4
2.5
3.6
4.7
9.某计算机系统中的软盘启动器以中断方式与处理机进行I/O通信,通信中以16bit
为传输单位,传输率为50kB/s,每次传输的开销(包括中断)为100拍,处理器的主频为
50 MHZ,则软盘使用时占处理器时间的比例是___.
1. 0%
2. 5%
3. 1.5%
4. 15%
10.某一SRAM 芯片,其容量为1024*8位,除电源和接地端外,该芯片引脚的最小数目
为___.
1. 20
2. 22
3. 25
4. 30
三.(10分)某计算机的字长为16位,存储器按字编址,访存指令如下:
15 11 87 0
┌───┬─┬──────┐ M值 寻址方式
│ OP │M│ A │ 0 立即寻址
└───┴─┴──────┘ 1 直接寻址
2 间接寻址
3 变址寻址
4 相对寻址
其中OP是操作码,M定义寻址方式(见右表),A为形式地址
设PC和Rx分别为程序计数器和变址寄存器,字长为16位
问:
1.该格式能定义多少种指令?
2.各种寻址方式的寻址范围为多少字?
3.写出各种寻址方式的有效地址EA的计算式.
四.(8分)已知 x=1.1011 , y=-0.1001 ,用补码一位乘法计算x*y.(要求过程)
五.(12分)某计算机逻辑框图如下图所示,它有两条独立的总线BUS1,BUS2和两个独立
的存储器IM和DM,IM为指令存储器,它的最大容量为16384字(字长18位),DM为数据存
储器,它的最大容量为65536字(字长16位).图中控制信号及其意义见表.
1.指出下列各存储器的位数
程序计数器PC,指令寄存器IR,通用寄存器R1和R2,累加器AC0和AC1 ,指令存储器的
数据寄存器IDR,数据寄存器的地址寄存器DAR和数据寄存器的数据寄存器DDR;
2.若减法指令格式为
17 10 9 0
OP A
其功能是将寄存器R2的内容与数据存储器中某一单元内容相减,差存入累加器ACI
中,该数据存储器单元地址为R1中内容与减法指令码中A相加之和。而且,该指令码
在IM中的地址已在PC中.试画出该指令的指令指令周期操作流程图,并写出实现每一
步操作所需的控制信号.
表:
控制信号 功能
Xm 将寄存器X输入端的信息"打入"寄存器X
Ci(i=1,2,..12) 信息可流过该控制点
R/W R/W=R时,读DM;
R/W=W时,写DM
RD 读IM
+1 PC的内容加1
+ ALU进行BUS1+BUS2运算
- ALU进行BUS1- BUS2运算
(附图见图四)
六.(10分)如果采用下图所示的双输入端的加一乘双功能静态流水线,其每个功能段
的经过时间均为一拍Δt,在加法时按1->2->3->5连接,乘法时按1->4->5连接,流水线
的输出可以直接送到其输入端或存入缓冲器,不记期间的传送延迟,操作数可连续
提供.
对向量 A=(a1,a2,a3,a4),B=(b1,b2,b3,b4),采用上述流水线完成点积A*B,则完成该计
算所虚的最少拍数是多少?并画出此时的流水线的时空图,计算此时流水线的吞吐率,
加速比和效率.
(附图见图五)
七.(10分)设一个按位编制的虚拟存储器,它可以满足1k个任务的需要,但在一段较长
的时间内一般只有四个任务在使用,故用容量为四行的相连存储器组硬件来缩短被
变换的虚地址中的用户位数,每个任务的程序空间最大可达4096个页,每页为512字
节,实主存容量为2^20 位,设快表用按地址访问的存储器构成，行数位,快表的地址是
经过散列技术形成的.为减少散列冲突,配有两套独立的相等比较器电路(这时,快表
的每行包含两个单元,各存放一个进行地址交换的表目).请设计该地址变换机构,内容
包括:
1.画出其虚实地址经快表变换的逻辑示意图;
2.相连存储器组中每个寄存器的相连比较位数;
3.散列变换硬件的输入位数和输出位数;
4.每个相等比较器的位数;
5.快表的总位数.